La pantalla LCD tiene muchas ventajas, como bajo voltaje de funcionamiento, bajo consumo de energía, gran cantidad de información de pantalla, larga vida útil, fácil integración, fácil portabilidad y poca contaminación por radiación electromagnética. Ha surgido en la tecnología de visualización y es ampliamente utilizado en teléfonos móviles, productos PDA e instrumentos de mano. Instrumentos y otros productos y dispositivos electrónicos portátiles.
El circuito de activación de LCD es una parte importante del sistema de visualización de cristal líquido y es un circuito de interfaz entre la computadora (o MCU) y el panel de cristal líquido. Su función principal es modular el valor de fase y pico de la señal de potencial que se envía a los electrodos del dispositivo de visualización de cristal líquido. Frecuencia y otros parámetros para establecer el campo eléctrico del variador de velocidad. Debido a la gran diferencia en las especificaciones de LCD, el método convencional es desarrollar un circuito de accionamiento dedicado para cada tipo de LCD. Tal diseño desperdicia tiempo y tiene una mala reutilización. Por esta razón, es necesario diseñar un núcleo de IP que se pueda utilizar para la mayoría de los circuitos de accionamiento de LCD a pequeña escala, y es necesario resolver este problema multiplexando el núcleo de IP. Actualmente, solo Yu-Jung Huang y otros de la Universidad I-Shou han diseñado núcleos IP que pueden conducir pantallas LCD de diferentes tamaños para lograr esta función incorporando microprocesadores integrados en el sistema. Sin embargo, este microprocesador integrado hace que el sistema sea más complejo y más costoso. El núcleo de IP del circuito de accionamiento diseñado para controlar los LCD de diferentes tamaños se implementa mediante FPGA, que puede superar eficazmente las desventajas de la complejidad del sistema de circuito y su alto costo.
Estructura del sistema de núcleo IP
Figura 1 Estructura del sistema de núcleo IP
Diagrama de disposición de la cascada del núcleo IP
Figura 2 Disposición de la cascada del núcleo IP
Resultados de simulación de funciones de control de línea
Figura 3 Resultados de simulación de funciones de control de filas
Resultados de la simulación de la función de control de columna
Figura 4 resultados de la simulación de la función de control de columna
Especificación de diseño
Con el fin de satisfacer las necesidades reales de la mayoría de las aplicaciones de pantallas LCD más pequeñas de hoy en día, el chip de núcleo IP del circuito de controlador LCD diseñado en este documento tiene 64 salidas COM (fila) y 64 SEG (columna), y tiene una alta velocidad de 8 bits interfaz paralela MCU. Y la interfaz en serie, el chip contiene la RAM que almacena los datos de visualización, y ha diseñado especialmente 10 extremos de control, puede controlar de manera conveniente y flexible. Principalmente tiene las siguientes funciones principales:
1. Proporcionar señal de sincronización de exploración y datos de señal de visualización para la pantalla de cristal líquido;
2, admiten la conexión directa con la MCU en forma de un bus;
3, puede conducir diferentes escalas de LCD (n & Tiempos; m), n puede ser un valor continuo (n = 0 ~ 63), m solo puede tomar un múltiplo de 8 (m = 8k, k tomar un número natural);
4. Admite la cascada entre núcleos IP para conducir pantallas LCD más grandes, admitiendo hasta 4 cascadas interbancarias de núcleo de IP y conexión en cascada entre columnas;
5, puede proporcionar un rango más amplio de voltaje de salida del disco para adaptarse a diferentes dispositivos LCD;
6, para proporcionar imagen en imagen, pantalla dividida y otras funciones.
Diseño de núcleo IP
En este documento, de acuerdo con el método de diseño "de arriba hacia abajo", primero divida el chip en funciones jerárquicas, refiriéndose a la experiencia de diseño de chips del controlador LCD existente, y combine el método de diseño "de abajo hacia arriba" para diseñar algunos módulos. Finalmente, de acuerdo con el marco de diseño del sistema, cada módulo se coordina y la verificación funcional general del chip se realiza para cumplir con los requisitos de la especificación de diseño.
estructura del sistema
La estructura del sistema de núcleo IP diseñado en este documento se muestra en la Figura 1. El núcleo IP está compuesto principalmente por los siguientes módulos: módulo de controlador de señal de columna y escaneo de línea, palanca de nivel, contador de anillo de número predefinido, módulo de retención de datos, lógica de control módulo, visualizar datos RAM y módulo de descodificación de direcciones, módulo de interfaz MCU. Algunos de estos módulos grandes también se pueden subdividir en varios submódulos.
Cada diseño del módulo
Módulo de interfaz MCU
El módulo de interfaz MCU es una interfaz para la comunicación entre un núcleo IP y un controlador externo (MCU) y es un canal para la transmisión de datos. La MCU escribe comandos, lee el estado o muestra datos en el chip del controlador LCD a través de esta interfaz. Al mismo tiempo, la interfaz también acepta el comando de control del decodificador, por lo que las operaciones internas de lectura y escritura se combinan. El chip se implementa mediante lógica de combinación interna más compleja y circuitos lógicos secuenciales, que pueden ser compatibles con las dos señales de control de MCU principales y admitir dos modos de operación de datos en serie / paralelo.
El módulo incluye varios submódulos comúnmente utilizados en el módulo de interfaz MCU del circuito de excitación de LCD común existente, como un submódulo de bus de datos (8 bits), un submódulo de detección de estado ocupado, un submódulo de control de lectura / escritura -module, y un submódulo de lanzamiento de MCU. Se ha agregado un nuevo submódulo de control de cascada en cascada y en cascada de columnas. El bus de datos se utiliza principalmente para intercambios de datos internos y externos; el submódulo de detección de estado ocupado se usa para determinar el estado de la MCU, genera una señal de sistema ocupado para coordinar las operaciones de lectura y escritura de señales y recibe señales de reinicio interno / externo; el submódulo de control de lectura y escritura se usa para generar la secuencia de control de lectura-escritura correcta; La función del submódulo de liberación MCU es a través de una combinación lógica, en el chip para realizar el proceso de "lectura-modificación-escritura", liberar la MCU para que la MCU pueda realizar otras operaciones al mismo tiempo; y el nuevo controlador en cascada La función principal del módulo es lograr la concatenación de filas y la concatenación de columnas entre los núcleos IP. Se pueden admitir hasta 16 concatenaciones IP (4 filas y 4 rangos cada una). CS0 ~ CS1 son puertos de control en cascada, y CS2 ~ CS3 son niveles de columna. Control conjunto Por ejemplo, suponga que hay una pantalla LCD (128 & Tiempos; 256), que puede manejarse con 8 núcleos IP. Cuando se realizan las configuraciones, el CS es 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, que puede constituir 2 & Tiempos; Conduzca la matriz del núcleo IP. El diagrama esquemático de su disposición se muestra en la Figura 2.
Mostrar datos RAM y módulo de descodificación de direcciones
Este módulo se utiliza principalmente para almacenar los datos que se mostrarán, y actúa como un búfer entre la interfaz de MCU y el circuito del controlador de señal para garantizar la salida estable de los datos de visualización.
El módulo incluye dos submódulos: una matriz de RAM y un decodificador de direcciones para almacenar datos de visualización. En primer lugar, la dirección de la columna la proporciona el circuito de dirección de la columna, se selecciona una columna de celdas de memoria RAM de 8 bits mediante el decodificador de direcciones de columna, y la MCU lee / escribe a través de la interfaz; luego, el decodificador de direcciones de fila escanea la RAM en unidades de filas. En combinación con el circuito de retención de datos de visualización, toda la fila de datos puede salir y enviarse a la pantalla de cristal líquido para su visualización por el circuito de activación del electrodo.
Módulo de retención de datos
El módulo contiene dos submódulos: el submódulo de control de número de columna y el submódulo de bloqueo de la unidad. El submódulo de pestillo de control de número de columna está compuesto por k pestillos de datos paralelos de 8 bits. La función principal es enclavar los datos en el bus de datos y enviarlos desde la RAM a la RAM bajo la señal de control y la señal de reloj del módulo lógico de control. Las señales de datos de visualización en el bus de datos de bits están respectivamente enclavadas en los correspondientes enganches de datos de 8 bits. Los datos de 64 bits requieren 8 veces y 8 bits cada vez. El submódulo de pestillo del controlador es un pestillo de accionamiento de 64 bits formado por 64 pestillos de 1 bit conectados en paralelo. Su función es colocar los 8 datos superiores de 8 bits bajo la señal de control y la señal de reloj del módulo de lógica de control. Los datos de m bits transmitidos en el pestillo se bloquean todos a la vez, y luego ingresan al módulo controlador de electrodo de señal de columna.
Módulo de lógica de control
La función principal de este módulo es controlar la transmisión de datos de señal y seleccionar el número de líneas de señal de columna. El submódulo de pestillo de control de número de columna, el submódulo de pestillo de accionamiento y el generador de reloj pueden controlarse mediante la entrada M de control de número de columna para lograr las funciones aplicables a diferentes tamaños de LCD. De acuerdo con las necesidades, ingresando diferentes valores a la entrada M de control de número de columna, controla cuántos pestillos de control de número de bits están en el estado de trabajo, y las otras unidades de pestillo están en el estado inactivo. Los datos en la RAM de datos de visualización se enclavan en el pestillo de control de número de columna correspondiente a través del bus de datos de 8 bits durante el ciclo de trabajo, y luego se enclavan en el pestillo de accionamiento para el accionamiento de electrodo a la vez bajo el control de una señal de reloj. Señal de entrada del módulo. De esta forma, el núcleo IP puede implementar la función de controlar el número de columnas seleccionadas. Cuando M es "000", los 8 bits inferiores (primer pestillo) del pestillo de control del número de columna funcionan, y el otro está inactivo, y los electrodos de columna correspondientes son SEG0 ~ SEG7; cuando M es "001", funcionan los 16 bits inferiores (primer y segundo pestillo) del pestillo de control de la columna. Todas las demás columnas son gratuitas. Los electrodos de columna correspondientes son SEG0 ~ SEG15; y así sucesivamente, hasta que el control de columna se bloquee 64. El bit registra todo el trabajo, el electrodo de columna correspondiente es SEG0 ~ SEG63.
Módulo de accionamiento del electrodo
El módulo incluye principalmente cuatro submódulos: un submódulo de conducción de electrodo de exploración de fila, un submódulo de conducción de electrodo de señal de columna, una palanca de cambios de nivel y un contador de timbre de número preestablecido.
La función de la palanca de cambios de nivel es convertir el voltaje de la señal lógica en un voltaje de conducción de LCD real mediante una señal de control aplicada y enviar al módulo de accionamiento de acuerdo con las necesidades reales de la aplicación; la función del submódulo de conducción del electrodo de exploración de fila es proporcionar a los electrodos fila un período determinado del pulso de señal de exploración; la función del submódulo de conducción de electrodo de señal de columna es aplicar los datos del pestillo al electrodo de columna correspondiente, y la señal de exploración del electrodo de fila para establecer el campo eléctrico de conducción de CA, impulsando así la visualización del dispositivo de LCD. El número de contadores de timbre que pueden preconfigurarse puede controlar la cantidad de electrodos de escaneo de fila a través del terminal N de control de número de fila (S0 ~ S5) para adaptarse a pantallas LCD de diferentes tamaños e ingresar diferentes valores al terminal N de control de número de fila según a las necesidades reales. Controle el número de filas para un trabajo específico y todos los demás electrodos están inactivos. Bajo el control de la señal de reloj del variador de línea, el escaneo se realiza línea por línea, y el ciclo se repite hasta que se ingresa un nuevo valor al terminal N de control del número de línea, y se escanea un nuevo número de línea de electrodos en línea. por línea de manera. Por ejemplo, cuando la señal aplicada N es "011011", el número de electrodos de exploración es 27. El submódulo de exploración de fila genera una señal de barrido progresivo en los electrodos de fila COM0 COMCOM26, y los otros electrodos de fila COM27 COMCOM63 están listos a un nivel bajo Si la nueva señal aplicada N es "100011", el submódulo de conducción del electrodo de exploración genera una señal de exploración progresiva circulante en los electrodos fila COM0 COMCOM34.
Implementación del sistema core IP
En primer lugar, de acuerdo con la definición anterior y la división de la función del sistema completo y el diseño de cada módulo, cada módulo de función se modela por separado mediante el lenguaje VHDL; en segundo lugar, en el dispositivo FPGA de la empresa Xilinx, la herramienta EDA ISE se usa para simulación y síntesis. Depurar y optimizar el diseño; luego, use VHDL para definir el módulo de nivel superior para conectar cada módulo y realizar la correspondiente depuración y verificación del sistema; finalmente, obtenga un circuito de controlador LCD con 64 COM (filas) y 64 SEGs (columnas) Salida, interfaz MCU paralela de alta velocidad de 8 bits e interfaz serie, el chip contiene RAM para visualizar datos, y puede conectarse en cascada para controlar el CS para expandir la cascada para que coincida con la pantalla LCD más grande, a través del control numérico de columna M y el número de filas de la terminal de control N para adaptarse a diferentes tamaños de LCD.
Simulación y verificación
Este artículo utiliza el software de simulación Xilinx ISE como una herramienta de simulación para verificar el núcleo IP diseñado en dos pasos.
En primer lugar, este documento primero realiza la verificación funcional preliminar de cada módulo del núcleo IP (incluidos los submódulos internos). Luego, refiriéndose al proceso de trabajo del chip, todo el chip se simula como un todo. Las Figuras 3 y 4 muestran resultados de simulación utilizando ISE para simular las funciones de control de fila y columna de todo el núcleo de IP. En la figura, CLK y CLK1 son los relojes de control de transmisión de datos y los pulsos de exploración de electrodo de fila del módulo de interfaz MCU, respectivamente; M y N son los terminales de control de selección para los electrodos de columna y fila, respectivamente; los dos bajos y los dos bits altos de CS se conectan en cascada respectivamente. El control en cascada termina con columnas.
Los resultados de la simulación en la Figura 3 y la Figura 4 ilustran:
1. Cuando RESET es alto, el núcleo IP está en el estado inicial o estado claro; cuando WRITE es alto, el núcleo IP está en estado de funcionamiento y puede recibir datos de visualización.
2. En el borde ascendente del reloj CLK, la MCU escribe datos de visualización de 8 bits en la RAM del núcleo IP en paralelo a través de la interfaz; en el borde ascendente del reloj CLK1, los electrodos de conducción de exploración horizontal emiten secuencialmente los pulsos de exploración, y los electrodos de señal de columna colocarán los datos en la RAM. Salida de SEG
3. El número de filas de terminales de control puede cambiar el número de filas de electrodos escaneados. Cuando el terminal de control de selección de número de fila N es "3E", se emite una señal de exploración en COM0 ~ COM61. Como se muestra en la FIG. 3, en la señal de reloj de la primera fila, la señal de exploración se emite en el electrodo COM61, y el electrodo de fila se escanea fila por fila bajo el control del reloj de conducción de fila; cuando se ingresa la señal del reloj de la séptima fila, N pasa a "22", la señal de escaneo se emite en el electrodo de fila COM33 y se decrementa progresivamente. Se lleva a cabo la exploración progresiva de COM0 ~ COM33.
4. El terminal de control del número de columna puede cambiar la cantidad de electrodos de la señal de la columna. Cuando el terminal M de control de selección de número de columna es "110", el electrodo SEG es una salida de 48 bits; cuando M es "010", la salida del SEG se convierte en 16 bits; cuando M es "101", la salida del SEG se convierte en 40 bits. ; Cuando M es "100", la salida del SEG se convierte en 32 bits.
En este documento, las funciones de control de número de columna, control de número de fila y cascada entre núcleos del núcleo de IP se han verificado y verificado funcionalmente. El espacio limitado aquí solo describe el número de columna y las funciones de control de número de fila.
Conclusión
Este documento analiza el diseño de un núcleo IP de chip de controlador de pantalla LCD. De acuerdo con la idea de diseño de arriba hacia abajo, el chip se divide en capas y se verifica la función general del chip. En la verificación funcional del chip, este documento adopta el lenguaje de descripción de hardware VHDL para verificar la función lógica y la relación de temporización del circuito. El controlador de pantalla LCD adopta un diseño paramétrico y tiene una buena portabilidad, y se puede aplicar cómodamente a varias aplicaciones del sistema de pantalla plana de instrumentos portátiles y PDA y otros productos relacionados.
